仿真仍是电子设计自动化的“瓶颈”--电子技术资料

仿真仍是电子设计自动化的“瓶颈”

仿真仍是电子设计自动化的“瓶颈”

首先我们必须明确在整个电子设计过程中仿真是最花费人力、时间和占用电子设计自动化工具资源最多的一个环节。

目前．电子设计过程的仿真主要分成两阶段：即设计前期系统级仿真和设计过程中电路级仿真。系统级仿真验证系统的功能．它决定做什么? 设计过程的仿真验证性能，决定怎样实现设计所需的精度。通常设计活动的80％在做仿真．即验证设计的有效性、测试设计的精度、处理各种折衷和保证设计的交接，说用电子设计自动化工具设计——即仿真并不夸张。正如统计资料表明．设计每延误一周，对一个公司的岁入损失达15万美元．故改善对设计周期影响最大的电子设计自动化仿真工具，正是电子设计自动化工具开发者攻坚的方向。

对仿真工具的基本要求是精确性、调试中诊断出错的能力、持续力、支待的抽象级别和数据串。无论采用什么设计输入手段，仿真的过程几乎都在循环做以下几步：加载模型——仿真——分析——修改模型——重新仿真。

精确和有效地验证设计的每个部分比仿真速度快慢还要重要。对设计师而言，难就难在为整个设计制定一个有效的系统级仿真方案。即使为一个万门的设计生成100万条测试矢量，运行仿真的数目，也只相当于在实际硬件物理环境上运行了几秒钟。为此，为pentium处理器上的一个运算错误，Intel公司耗资2.5亿美元回收已售pentium处理器。对设计者而言这种错误谁都可能犯，但并不是谁都花得起这种代价。设计者应通过仿真精确和有效地捕捉到故障。

此外．多年来统计表明约90％成功的ASIC电路设计仅集成到系统上50％，为此美国政府每年为这些不能集成到系统上的芯片耗资数十亿美元．这些都使得下—代仿真工具的开发者仍将把对错误的精确定位放在首位。

其次是仿真收敛的快慢．实际仿真性能包括(数据与模型)加数时间、编辑时间、分析和诊断时间以及重新加载、重新编辑和重新仿真的时间。这是一个反复迭代的过程。对一个复杂设计验证其收敛的快慢取决于测试方案生成的快慢和能以多快速度定位故障。SONY开发一个500K的ASIC设计总共用了34周．其中花在行为级和RTL级设计的时间为10周(占30％)、而整个仿真的时间差不多占了整个设计周期的80％。如果能把仿真时间减少一半，则设计效率会提高10％以上，而减少仿真时间必然要细化设计。Sun公司Ultra sprac——I(含500万只晶体管)仿真时．为每台处理器安排了20亿到30亿个仿真周期．并归纳出一个仿真公式：

仿真代价＝仿真通度×运行时间×计算机台数十购买仿真软件授权的花费

最后，各种抽象的设计都要用仿真器，但要更注重系统级仿真。系统级仿真证设计是否满足设计规范，它在整个设计周期中占的比率己逐步提高到30％以上。工程返工的早期变更将使整个设计效率提高一倍并免去了设计的延误。除了仿真的算法之外．目前系统级仿真的一个关键是系统级模型的建模。系统级仿真工具开发的顾客化趋向十分明显，由系统顾客开发系统级仿真工具与模型，将促使一批IP产品的开发。估计在下一代电子设计自动化产品中，这种用户比的IP产品会有一个大飞跃。

会员服务热线：	深圳矽通科技版权所有 © Copyright 2005-2007, ic-cn.com.cn All Right Reserved. 粤ICP备07006430号
	深圳：13410210660 QQ : 317143513
	客服联系： MSN:CaiZH01@hotmail.com E-mail:info@ic-cn.com.cn